LTE規格渦輪碼解碼器之FPGA設計與實現

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姓名

洪維崧(Wei-Song Hong) 查詢紙本館藏

畢業系所

通訊工程學系

論文名稱

LTE規格渦輪碼解碼器之FPGA設計與實現
(FPGA Implementation of LTE Turbo code Decoder)

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摘要(中)

在LTE上行傳輸中，通道編碼的部分會使用到迴旋碼以及渦輪碼，而本論文則是根據3GPP TS 36.212 規格書通道編碼中渦輪碼的部分進行探討。本文分成兩個部分：首先對於解碼器所使用的演算法進行介紹。其中，解碼器所使用的最大事後機率(maximum a posterior，MAP)演算法對對於硬體來說複雜度過高，因此會使用次佳的Max-Log-MAP演算法，且通道環境使用可加性高斯白雜訊(Additive white Gaussian noise，AWGN)通道來模擬其效能，以及對於演算法中各部分運算來進行模擬並制定所需的定點數資源。第二部分則是根據模擬結果，並以規格書中發射端所使用的渦輪碼編碼器及資料碼塊大小規格為基礎，設計出相應的解碼器硬體架構，且盡可能減少其複雜度。最後將解碼器以平行串接的方式來提高吞吐量，實現於FPGA驗證版上，並觀察以硬體實現後的解碼效能。

摘要(英)

In the LTE uplink, tail biting convolutional coding and trubo coding are used in the channel coding, this paper follow 3GPP TS 36.212 to design turbo code decoder. We separate this paper into two parts. In first part, the algorithm which is used in the decoder will be introduced. The maximum a posterior probability (MAP) algorithm is too complex for the hardware, so the Max-Log-MAP algorithm which is next only to MAP is used. We use AWGN(Additive white Gaussian noise) channel as the simulation environment, and follow the algorithm simulation to decide the fixed-point. The second part, we follow the result of simulation and the trubo code encoder which provided from 3GPP TS 36.212 to design the turbo code decoder. Then, we use the parallel architecture to improve the throughput and implement on the FPGA to verification. Finally, we observe the performance after implementation

關鍵字(中)

★ LTE渦輪解碼器
★ FPGA硬體實現
★ MAP
★ BCJR
★ MAX-log MAP

關鍵字(英)

★ LTE turbo decoder
★ FPGA Implementation
★ BCJR
★ MAP
★ MAX-log MAP

論文目次

中文摘要 I
ABSTRACT II
謝誌 III
目錄 IV
圖目錄 VI
表目錄 VII
第一章緒論 1
1-1 研究動機與背景 1
1-2 章節提要 1
第二章渦輪碼 2
2-1 簡介 2
2-2 編碼器 2
2-2-1 網格收斂 3
2-2-2 交錯器 4
2-3 渦輪解碼器 6
2-3-1 原理簡介 6
2-3-2 MAP演算法 7
2-3-3 Max-log-MAP演算法 9
第三章模擬與效能比較 12
3-1 簡介 12
3-2 迭代次數模擬圖 12
3-3 量化模擬 13
3-3-1 接收訊號量化模擬 13
3-3-2 各部分運算量化模擬 16
第四章硬體架構設計 21
4-1 硬體簡介 21
4-2 硬體架構 21
4-2-1 渦輪解碼器架構 21
4-2-2 Data mem 模組 23
4-2-3 交錯器/解交錯器 23
4-2-4 Max-Log-MAP解碼器 25
4-2-5 Gamma Calculation Unit模組 26
4-2-6 Alpha & Beta Calculation Unit模組 27
4-2-7 LLR Calculation Unit模組 29
4-2-8 Control Unit 模組 30
4-3 PIPELINE 31
4-4 PING-PONG渦輪解碼器 32
第五章實驗結果 34
5-1 FPGA開發環境 34
5-2 合成結果 34
5-2-1 硬體使用資源 34
5-2-2 加入piepline結果比較 35
5-3 實現結果 35
第六章結論 37
參考文獻 38

參考文獻

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[4] P. Robertson, E. Villebrun, and P. Hoeher, “A comparison of optimal and sub-optimal MAP decoding algorithm operating in the log domain,” in Proc. ICC’95, pp. 1009–1013.
[5] 3GPP TS 36.212 V13.0.0, “Multiplexing and channel coding(Release 13)”, January, 2016.
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[7] Y. Zhang and K.K. Parhi. High-throughput radix-4 logMAP turbo decoder architecture. In Asilomar conf. on Signals, Syst. and Computers, pages 1711-1715, Oct. 2006.
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[9] Y. Sun, Y. Zhu, M. Goel, J. Cavallaro, "Configurable and scalable high throughput turbo decoder architecture for multiple 4G wireless standards", Proc. IEEE Int. Conf. Application-Specific Systems Architectures Processors (ASAP), pp. 209-214, 2008-Jul.-24.
[10] Belov V, Mosin S, "FPGA Implementation of LTE Turbo Decoder Using MAX-log MAP Algorithm", Proceedings of the 6th Mediterranean Conference on Embedded Computing,11-15 JUNE 2017,Bar, Montenegro.

指導教授

陳逸民

審核日期

2018-7-17

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