以軟體定義無線電平台設計實現北約組織水下通訊標準收發機

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朱紹誠(Shao-Cheng Chu) 查詢紙本館藏

畢業系所

通訊工程學系

論文名稱

以軟體定義無線電平台設計實現北約組織水下通訊標準收發機
(Design and Implementation of NATO Standard Underwater Communication Transceiver with SDR Platform)

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摘要(中)

隨著水下技術的快術發展及水下活動的日趨頻繁，水下聲波無線通訊益漸重要。然而，聲波在水下環境所遭遇之能量損耗、多重路徑衰退、頻率和相位擴展現象頗為嚴重，深深影響通訊品質。而北約組織所提出之水下通訊協議—JANUS，對推進水聲通訊建立統一標準。JANUS 的主要作用是使當今的聲學系統相互同步。通過定義一個通用頻率（11.5 kHz）來實現這一點，所有系統都可以通過該頻率宣布它們的存在。一旦兩個系統通過 JANUS 建立聯繫，它們就可以決定切換到不同的頻率或協議，以提供更高的數據速率或傳輸更遠的距離。
本篇論文主要目的為依據北約JANUS水下通訊協議的標準，實現其基頻處理系統，並搭配實驗室現有的FPGA開發環境，利用硬體資源將軟體所模擬之過程在硬體上真實呈現。軟體介面部分，使用MATLAB控制SMIMS Engine IC對FPGA板下達傳送與接收訊號之指令。硬體程式方面是使用Xilinx ISE撰寫Verilog HDL，並用ModelSim驗證整個收發機模組之間的系統整合之時序，再燒入到FPGA進行硬體實測。

摘要(英)

With the rapid development of underwater technology and the increasing frequency of underwater activities, underwater acoustic wireless communication has become increasingly important. However, the energy loss, multipath fading, frequency and phase expansion phenomena encountered by sound waves in the underwater environment are quite serious, which deeply affects the quality of communication. The underwater communication protocol proposed by NATO, JANUS, establishes a unified standard for the advancement of underwater acoustic communication. The main role of JANUS is to synchronize today′s acoustic systems with each other. This is achieved by defining a universal frequency (11.5 kHz) through which all systems can announce their existence. Once the two systems establish contact through JANUS, they can decide to switch to a different frequency or protocol to provide a higher data rate or transmit a longer distance.
The main purpose of this paper is to implement its baseband processing system based on the NATO JANUS underwater communication protocol standard, and to match the existing FPGA development environment in the laboratory to use hardware resources to realistically present the process simulated by the software on the hardware. In the software interface part, use MATLAB to control SMIMS Engine IC to send and receive signals to the FPGA board. In terms of hardware programming, Xilinx ISE is used to write Verilog HDL, and ModelSim is used to verify the timing of the system integration between the entire transceiver module, and then burned into the FPGA for hardware testing.

關鍵字(中)

★ 水下通訊國際標準
★ 跳頻通訊技術
★ 收發機
★ 軟體定義無線電

關鍵字(英)

★ NATO Underwater Communicationl Standard
★ Frequency Hopping Communication Technology
★ Transceiver
★ Software-Defined Radio

論文目次

中文摘要 viii
Abstarct ix
誌謝 x
目錄 xi
圖目錄 xiv
表目錄 xviii
第一章緒論 1
1-1 研究動機與背景 1
1-2 章節簡介 2
第二章 JANUS標準發射機編碼/調變系統 3
2-1 簡介 3
2-2 通道編碼器 4
2-2-1摺積碼定義 4
2-2-2迴旋碼的結構與特性 6
2-2-3 JANUS標準規範摺積碼 8
2-3 JANUS標準規範同步碼 8
2-4 JANUS標準規範調變系統 9
2-4-1 JANUS標準規範頻移鍵控(FSK)調變 9
2-4-2 JANUS標準規範跳頻序列 10
2-4-3 JANUS標準規範相位累加器 16
2-4-3 座標軸數位旋轉計數器(CORDIC)演算法 16
第三章 JANUS標準接收機解碼/解調變系統 18
3-1 簡介 18
3-2 JANUS標準接收機解調變系統 18
3-2-1 匹配濾波器 18
3-2-2 訊框同步器 20
3-2-3 解跳頻序列映射器 23
3-2-4 軟式決策器 24
3-3 通道解碼器 25
第四章 JANUS 通訊協議之發射機硬體實現 27
4-1 FIFO 架構 28
4-2 摺積碼編碼器 30
4-3 並列與串列轉換處理器 32
4-4 訊框架構產生器 34
4-5 二進制頻率偏移調變器 36
4-6 跳頻序列映射器 38
4-6-1 取模運算器g1 39
4-6-2 取模運算器g2 41
4-6-3 取模運算器FH 43
4-7 相位累加器 46
4-8 座標軸數位旋轉計數器 48
第五章 JANUS 通訊協議之接收機硬體實現 50
5-1 匹配濾波器 51
5-1-1 IIR匹配濾波器 52
5-1-2 Cordic_ATAN 運算器 53
5-2 訊框同步器 54
5-2-1 前導碼匹配濾波器 55
5-2-2 峰值檢測器 57
5-2-3 符元同步器 59
5-3 解跳頻序列映射器 60
5-3-1 取模運算器g1 61
5-3-2 取模運算器g2 63
5-3-3 取模運算器FH 65
5-4 軟式決策器 67
5-5 串列與並列轉換處理器模組 69
5-6 摺機碼解碼器 70
第六章軟體定義無線電平台與硬體實現結果 71
6-1 軟體定義無線電 71
6-2 軟體定義無線電平台 71
6-3 FPGA(AC701) 73
6-4 RF module(AD9361) 74
6-5 實驗結果 76
6-6-1 發射機硬體實現 76
6-6-2 接收機硬體實現 78
6-6-3 軟體收發機性能模擬 81
6-6-4 發射機硬體合成報告 82
6-6-5 發射機硬體合成報告 82
第七章結論 83
參考文獻 84
圖目錄
圖 2- 1： (2,1,2)二位元摺積碼編碼器 5
圖 2- 2： ( 2,1;2 ) 摺積碼之 (a) 狀態圖與 (b) 柵狀圖 7
圖 2- 3: 二進制頻移鍵控(BFSK)調變波型 9
圖 2- 4 : CORDIC Pipeline 架構圖 17
圖3 - 1: 無限脈衝響應濾波器(IIR)基本架構 19
圖3 - 2 : 輸入訊號對應之頻率 20
圖3 - 3 : JANUS標準規範前導碼訊號延遲相關器 21
圖3 - 4: 前導碼匹配濾波器輸出 Matlab 模擬結果圖 22
圖3 - 5: 峰值檢測器輸出示意圖 22
圖3 - 6: 符碼同步器輸出示意圖 23
圖3 - 7: 軟式決策之Matlab模擬圖 24
圖3 - 8: 腓特比解碼器流程圖 26
圖4 - 1: 發射機硬體流程圖 27
圖4 - 2: FIFO架構及腳位 28
圖4 - 3：標準FIFO時序圖 29
圖4 - 4:： FWFT FIFO時序圖 29
圖4 - 5：摺積碼編碼器模組 30
圖4 - 6: 摺積碼編碼器架構 30
圖4 - 7: 模擬軟體摺積編碼運算之部分輸出值。 31
圖4 - 8: 模擬硬體摺積編碼運算之部分輸出值。 31
圖4 - 9: 並列與串列轉換處理器模組 32
圖4 - 10: 模擬軟體摺積編碼運算之部分輸出值。 33
圖4 - 11: 模擬硬體並列與串列轉換處理器輸出值。 33
圖4 - 12: 訊框架構產生器模組及腳位 34
圖4 - 13: 訊框架構產生器時序圖 35
圖4 - 14: 訊框架構產生器硬體模組 35
圖4 - 15：跳頻序列映射器模組 36
圖4 - 16: 二進制頻率偏移調變器時序圖 37
圖4 - 17：二進制頻率偏移調變器硬體模組控制線 37
圖4 - 18：跳頻序列映射器模組 38
圖4 - 19: 取模運算器g1模組 39
圖4 - 20: 取模運算器時序圖 40
圖4 - 21: 取模運算器g1硬體模組 40
圖4 - 22: 取模運算器g2模組 41
圖4 - 23: 取模運算器時序圖 42
圖4 - 24: 取模運算器g2硬體模組 42
圖4 - 25: 取模運算器FH模組 43
圖4 - 26: 取模運算器FH時序圖 44
圖4 - 27: 取模運算器FH流程圖 44
圖4 - 28: 相位累加器模組 46
圖4 - 29: 相位累加器時序圖 47
圖4 - 30: 相位累加器硬體模組 47
圖4 - 31: 座標軸數位旋轉計數器模組 48
圖4 - 32: 座標軸數位旋轉計數器時序圖 49

圖5 - 1: 接收機硬體流程圖 50
圖5 - 2: 匹配濾波器模組 51
圖5 - 3: IIR匹配濾波器模組 52
圖5 - 4: Cordic_ATAN 運算器模組 53
圖5 - 5: 訊框同步器模組 54
圖5 - 6: 前導碼匹配濾波器模組 55
圖5 - 7: 前導碼匹配濾波器模組架構 56
圖5 - 8: 峰值檢測器模組 57
圖5 - 9: 峰值檢測器輸出示意圖 58
圖5 - 10: 峰值檢測器硬體模組 58
圖5 - 11: 符碼同步器輸出示意圖 59
圖5 - 12：符元同步器硬體架構圖 59
圖5 - 13：解跳頻序列映射器模組 60
圖5 – 14：取模運算器g1模組 61
圖5 – 15 : 取模運算器g1時序圖 62
圖5 – 16 : 取模運算器g1硬體模組 62
圖5 – 17：取模運算器g2模組 63
圖5 – 18 : 取模運算器g2時序圖 64
圖5 – 19 : 取模運算器g2硬體模組 64
圖5 - 20：取模運算器FH模組 65
圖5 – 21 : 解跳頻序列映射器時序圖 66
圖5 - 22：軟式決策器模組 67
圖5 - 23：軟式決策器模組時序圖 68
圖5 - 24：軟式決策器模組硬體模組 68
圖5 - 25：摺機碼解碼器模組 70
圖5 - 26：摺積碼解碼器設計及實現流程圖 70
圖 6 - 1：軟體定義無線電平台與PC端架構 72
圖 6 - 2：軟體定義無線電架構圖 72
圖 6 - 3： AC701與AD9361的外觀 72
圖 6 - 4：軟體定義無線電 73
圖 6 - 5： AD9361外觀與IC分佈 74
圖 6 - 6：發射機輸出時域訊號實部(In-phase signal) 76
圖 6 - 7：發射機輸出時域訊號虛部(Quadrature signal) 76
圖 6 - 8：發射機輸出之星座圖 77
圖 6 - 9：發射機輸出之頻譜圖 77
圖 6 - 10：匹配濾波器前12筆輸出值 78
圖 6 - 11：匹配濾波器前13-32筆輸出值 78
圖 6 - 12：訊框同步器前40筆輸出值 79
圖 6 - 13：決策後，軟體r_HD之驗證結果圖 79
圖 6 - 14：決策後，與編碼器之驗證結果圖 80
圖 6 - 15：摺機碼解碼器之驗證結果圖 80
圖 6 - 16：軟體收發機系統錯誤率之性能模擬圖 81
圖 6 - 17：軟體收發機系統頻率偏差之性能模擬 81

表目錄
表2 - 1：音頻訊號與射頻訊號規格表 3
表2 - 2：JANUS初始頻率帶的FH序列號和位元值的映射表 11
表2 - 3：FH序列表 13
表2 - 4：每對FH序列的中心頻帶映射表 15
表4 - 1：FH序列表 43
表4 - 2：每組FH序列的中心頻帶表(類比頻率值轉換成數為頻率值) 45
表5 - 1：去除前導碼之跳頻序列號 66
表6 - 1：發射機在SDR平台上合成報告 82
表6 - 2：發射機在SDR平台上合成報告 82

參考文獻

[1] J. Potter, J. Alves, D. Green, G. Zappa, I. Nissen, and K. McCoy, ‘‘The JANUS underwater communications standard,’’ in Underwater Commun. Netw. (UComms), Sep. 2014, pp. 1–4.
[2] R. Lyons, “Another contender in the arctangent race," IEEE Signal Processing Magazine, 7 pp. 109-110, Jan. 2004.
[3] Y. H. Hu, “CORDIC-based VLSI architectures for digital signal processing," IEEE Signal Processing Magazine pp. 16-35, July 1992.
[4] Y. H. Hu, “The quantization effects of the CORDIC algorithm," IEEE Trans. Signal Processing, Vol. 40, No. 4, pp. 834-844, Apr. 1992.
[5] J. E. Volder, “The cordic trigonometric computing technique,” IRE Transac- tions on Electronic Computers, no. 3, pages. 330–334, 1959.
[6] https://www.cnblogs.com/lyc-seu/p/12507760.html
[7] C.H. Kuo, “Design and Implementation of Viterbi Decoder for Multi-Rate Convolutional Code in DVB-T System, ” National Central University, Master’s thesis, Jul. 2010.
[8] Ma, Xiao, et al. "A Digital Coherent Frequency Hopping Anti-jamming Receiver Based on IIR." 2020 IEEE 4th Information Technology, Networking, Electronic and Automation Control Conference (ITNEC). Vol. 1. IEEE, 2020.
[9] Roee Diamant, "Robust Interference Cancellation of Chirp and CW Signals for Underwater Acoustics Applications", Access IEEE, vol. 6, pp. 4405-4415, 2018.
[10] Roberto Petroccia, João Alves, Giovanni Zappa, "JANUS-Based Services for Operationally Relevant Underwater Applications", Oceanic Engineering IEEE Journal of, vol. 42, no. 4, pp. 994-1006, 2017.

[11] João Alves, Kevin LePage, Piero Guerrini, John Potter, Giovanni Zappa, Thomas Furfaro, Andrea Munafó, Arjan Vermeij, "Underwater communications research and development at CMRE", OCEANS 2015 - Genova, pp. 1-7, 2015.
[12] Roberto Petroccia, Gianni Cario, Marco Lupia, Vladimir Djapic, Chiara Petrioli, "First in-field experiments with a “bilingual” underwater acoustic modem supporting the JANUS standard", OCEANS 2015 - Genova, pp. 1-7, 2015.
[13] João Alves, Thomas Furfaro, Kevin LePage, Andrea Munafò, Konstantinos Pelekanakis, Roberto Petroccia, Giovanni Zappa, "Moving JANUS forward: A look into the future of underwater communications interoperability", OCEANS 2016 MTS/IEEE Monterey, pp. 1-6, 2016.
[14] 許國偉,“數位電視地面廣播系統通道解碼之腓特比解碼器實現”, 國立中央大學通訊工程學系碩士論文, 2005.

指導教授

陳逸民(Yih-Min Chen)

審核日期

2021-7-21

推文