DVB-S2(X) LDPC高資料率解碼器 之FPGA設計、實現與驗證

以作者查詢圖書館館藏

、以作者查詢臺灣博碩士

、以作者查詢全國書目

、勘誤回報

、線上人數：60

、訪客IP：3.15.174.76

姓名

劉亦軒(Yi-Hsuan Liu) 查詢紙本館藏

畢業系所

通訊工程學系

論文名稱

DVB-S2(X) LDPC高資料率解碼器之FPGA設計、實現與驗證
(Design, Implementation and Verification of High Throughput DVB-S2(X) LDPC Decoder with FPGA)

相關論文

★ WiMAX基地台信號覆蓋實地量測與分析	★ 被動元件阻抗量測原理及實務
★ 正交分頻多工接收機中數位降頻器之低通濾波器設計	★ 適用於數位電視之里德所羅門編解碼硬體實作
★ 數位電視地面廣播系統之通道估測與等化器設計與實現	★ 數位電視地面廣播之數位基頻收發機即時軟體設計與實現
★ 數位電視地面廣播系統通道解碼之腓特比解碼器實現	★ 無線區域網路收發機之整合實現與測試
★ 以DSP處理器實現數位電視地面廣播系統發射機	★ 數位電視內接收機同步系統之設計與實現
★ AIS實體層(GMSK/FM)與資料鏈結層軟體無線電技術實現	★ 數位電視地面廣播系統內接收機之快速傅立葉轉換處理器研究與設計
★ 數位電視地面廣播之數位降頻器與再取樣器設計與實現	★ 軟體無線電任意基頻訊號接收機系統設計及實現
★ 陣列天線互耦及接收機增益與相位對波束合成器性能影響及校正研究	★ 適用於OFDM系統之可變長度快速傅立葉轉換處理器設計與實現

檔案

[Endnote RIS 格式]

[Bibtex 格式]

[相關文章]

[文章引用]

[完整記錄]

[館藏目錄]

[檢視]

[下載]

本電子論文使用權限為同意立即開放。
已達開放權限電子全文僅授權使用者為學術研究之目的，進行個人非營利性質之檢索、閱讀、列印。
請遵守中華民國著作權法之相關規定，切勿任意重製、散佈、改作、轉貼、播送，以免觸法。

摘要(中)

第二代數位衛星廣播(DVB-S2(X))在現代通訊領域扮演著重要角色，在通道編碼方面，使用BCH碼作為外碼，LDPC碼作為內碼，用兩種錯誤更正碼組合，以提供更好的糾錯與更正能力。
本論文研究內容為解決硬體解碼效能不如軟體解碼效能之問題，提升LDPC解碼器的資料吞吐率，並加入DVB-S2X Short Frame的規格，使原先只支援DVB-S2規格的LDPC解碼器可支援DVB-S2(X)規格，再以Xilinx的RFSoC ZCU111實現與驗證DVB-S2(X)規格的LDPC解碼器。解碼使用的演算法為硬體複雜度較低的Min-Sum演算法。由於DVB-S2(X)之LDPC校驗矩陣可排列成為QC(Quasi-Cyclic)-LDPC校驗矩陣，故設計上使用適用於QC-LDPC且平行處理資料的硬體架構。此外，LDPC解碼器可以透過參數及控制訊號的配合進行對應的解碼模式。

摘要(英)

The second generation of digital satellite broadcasting (DVB-S2(X)) plays a crucial role in the modern communication domain. In terms of channel coding, it utilizes BCH code as the outer code and LDPC code as the inner code, combining two error correction codes to provide enhanced error detection and correction capabilities.
The research focus of this thesis is to address the issue of hardware decoding performance lagging behind software decoding, aiming to enhance the data throughput of the LDPC decoder. Additionally, the DVB-S2X Short Frame specification is incorporated, enabling the LDPC decoder that originally supported only DVB-S2 specifications to accommodate DVB-S2(X) specifications. The implementation and verification of the DVB-S2(X) LDPC decoder are carried out using the Xilinx RFSoC ZCU111. The decoding algorithm employed is the Min-Sum algorithm with lower hardware complexity. Given that the LDPC parity-check matrix of DVB-S2(X) can be rearranged into a Quasi-Cyclic (QC) LDPC parity-check matrix, the hardware architecture is designed to be suitable for QC-LDPC and parallel data processing. Moreover, the LDPC decoder can adapt its decoding mode through the coordination of parameters and control signals.

關鍵字(中)

★ 低密度奇偶檢查碼
★ QC-LDPC
★ Min-Sum演算法
★ LDPC解碼器
★ FPGA
★ ZCU111
★ 第二代數位衛星廣播

關鍵字(英)

論文目次

摘要 i
Abstract ii
誌謝 iii
目錄 iv
圖目錄 vii
表目錄 xi
第一章、緒論 1
1.1 研究動機與背景 1
1.2 章節簡介 2
第二章、 LDPC Code 3
2.1 LDPC Code介紹 3
2.2 線性區塊碼(Linear Block Code) 3
2.3 DVB-S2(X)之LDPC規格 5
2.4 LDPC編碼 7
2.5 Tanner Graph 8
2.6 LDPC解碼 8
2.6.1 Sum-Product Algorithm 9
2.6.2 Min-Sum Algorithm 13
第三章、硬體實現LDPC解碼器 16
3.1 Modified Min Sum Algorithm 16
3.2 Quasi-Cyclic 17
3.3 校驗矩陣查找表(Lookup Table) 23
3.4 LDPC解碼器架構 24
3.4.1 AROM模組 27
3.4.2 Bit Permutation模組 31
3.4.3 Intrinsic Information RAM模組 34
3.4.4 Barrel Shifter模組 36
3.4.5 Check Node Process模組 38
3.4.6 Rcv RAM模組 41
3.4.7 Rcv Decoder模組 43
3.4.8 Sv RAM模組 44
3.4.9 Parity Check模組 45
3.4.10 Adder模組 47
3.4.11 Subtractor模組 48
3.4.12 Accumulator模組 49
3.5 區塊式掃描動作流程 50
3.5.1 CNP模式 51
3.5.2 VNP模式 54
3.5.3 Data out模式 57
3.6 硬體環境 58
第四章、硬體結果與效能 60
4.1 硬體調整 60
4.1.1 資料準確性(Check Node Process模組) 60
4.1.2 資料清空歸零(Sv RAM模組) 62
4.1.3 資料讀寫之地址(Sv RAM模組) 63
4.1.4 連續地址錯開排序(Sv RAM模組) 64
4.1.5 Parity Check機制(Parity Check模組) 65
4.1.6 資料做Hard decision處理 66
4.2 硬體資源使用率 67
4.3 硬體操作頻率 69
4.4 資料吞吐率 71
4.5 硬體驗證方式 74
4.6 硬體實現結果 76
4.6.1 解碼效能邊界(固定迭代次數、α與Scale) 76
4.6.2 Scale對解碼效能邊界的影響(固定迭代次數與α) 81
4.6.3 Bit Interleaver資料排序對解碼效能邊界的影響 82
4.6.4 BCH解碼器對解碼效能邊界的影響 83
第五章、結論 84
參考文獻 85

參考文獻

[1] R. Gallager, "Low-density parity-check codes," IRE Transactions on information theory, vol. 8, no. 1, pp. 21-28, 1962.
[2] D. J. MacKay and R. M. Neal, "Near Shannon limit performance of low density parity check codes," Electronics letters, vol. 33, no. 6, pp. 457-458, 1997.
[3] Digital Video Broadcasting (DVB); Second generation framing structure, channel coding and modulation systems for Broadcasting, Interactive Services, News Gathering and other broadband satellite applications; Part 1: DVB-S2, EN 302 307-1 V1.4.1, ETSI, 2014-11.
[4] Digital Video Broadcasting (DVB); Second generation framing structure, channel coding and modulation systems for Broadcasting, Interactive Services, News Gathering and other broadband satellite applications; Part 2: DVB-S2 Extensions (DVB-S2X), EN 302 307-2 V1.1.1, ETSI, 2015-02.
[5] 游理安, "DVB-S2 LDPC高資料率解碼器之FPGA設計與實現," National Central University, 2022.
[6] R. Tanner, "A recursive approach to low complexity codes," IEEE Transactions on information theory, vol. 27, no. 5, pp. 533-547, 1981.
[7] W. Zhou, J. Yang, and P. Wang, "VLSI design for DVB-T2 LDPC decoder," in 2009 5th International Conference on Wireless Communications, Networking and Mobile Computing, 2009: IEEE, pp. 1-4.
[8] Xilinx. "ZCU111 Evaluation Board User Guide (UG1271)." https://docs.xilinx.com/r/en-US/ug1271-zcu111-eval-bd/ZCU111-Evaluation-Board-User-Guide (accessed 2023).
[9] Xilinx. "PYNQ : PYTHON PRODUCTIVITY." http://www.pynq.io/ (accessed 2023).
[10] 羅豫碁, "DVB-S2接收器之FPGA實現," National Central University, 2015.
[11] E. Casini, R. D. Gaudenzi, and A. Ginesi, "DVB‐S2 modem algorithms design and performance over typical satellite channels," International journal of satellite communications and networking, vol. 22, no. 3, pp. 281-318, 2004

指導教授

陳逸民

審核日期

2023-12-28

推文