數位傳輸系統中，接收到的連續時間信號被取樣，而這些取樣值用來做決策找出所傳送的符號，所以這些取樣時間必須同步於傳送的符號。近年來由於超大型積體電路(VLSI)技術的進步及高速數位訊號處理的發展，使得我們進而追求發展全數位的時序恢復方法，因此我們可以使用內插值時序回復的方法取代傳統以類比壓控振盪器(VCO)為基礎的鎖相迴路。 插值時序恢復的發展已經有一段時間了，大部份是用在傳輸語音和其他較低傳輸速率的通訊系統，因此過取樣(Oversampling)是可行的，只要取樣速率夠高就可以用簡單的插值器(Interpolator)來重建訊號，但對於較高的資料傳輸而言，過取樣是不可行的，所以我們必須以複雜度較高的插值器換取較低的取樣頻率。 除了考慮數位插值器之外，一個時序恢復機制的好壞，決定因素是在相同條件下時序相位的收斂情形與收斂後的變異數，若能尋找出變異數最小的情形自然是最好，但是一般來說尋找最佳的情形其過程十分繁瑣導致實現不易，因此退而求其次，找尋出一個次佳的情形來應用。 論文中提出使用升餘弦函數(Raised Cosine Function)做為數位插值器的重建函數，討論其在部分反應等化通道的時序恢復系統中重建內插訊號的情形，並考慮在不同的截取長度下所造成的影響，且與Sinc函數插值器、Cubic插值器及MMSE插值器做分析比較。 The Study of Digital Interpolator Timing Recovery on Data Storage PRML Channel System
