低能量時脈儲存元件之分析、設計與量測; Analysis, Design and Measurement of Low-Energy Clocked Storage Elements

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Title:	低能量時脈儲存元件之分析、設計與量測;Analysis, Design and Measurement of Low-Energy Clocked Storage Elements
Authors:	余美儷;Mei-Li Yu
Contributors:	電機工程研究所
Keywords:	漏電流控制;低功率雙緣觸發正反器;量測電路;leakage control;low power double edge triggered DFF;test circuit
Date:	2006-01-13
Issue Date:	2009-09-22 11:58:29 (UTC+8)
Publisher:	國立中央大學圖書館
Abstract:	由於可攜式電子產品的需求量增加以及其要求的效能提升，因此設計低功率消耗已成為積體電路設計重要理念。隨製程由微米進入奈米時代，觀察其漏電流對功率消耗之影響趨勢。利用結合準位轉換器與雙緣觸發正反器和應用雙臨界電壓元件之技巧，我們提出一個新的低功率正反器以及控制漏電流之設計。本論文中，我們提出一個新型且超低功率正反器，其功率消耗與其他的正反器相比至少降低了27%。並將其應用在管線式系統中，得以有效降低功率消耗。低功率正反器之模擬與量測結果是使用台積電0.13 微米1P8M CMOS 製程完成，最後我們以量測時序及模擬電流之結果為依據，證明我們提出的電路為低功率、高可靠度之設計。針對未來高速度、低面積、低功率、低雜訊之電路性能要求，我們實現晶片內可量測時脈儲存元件之精確延遲時間特性、功率消耗以及製造與估計內部電壓源抖動量值之電路設計。此架構具有4.3ps 的時間特性解析度及控制0.05V 之電壓源抖動雜訊，將此量測電路實現於聯電0.13 微米1P8M CMOS 製程，藉此證明我們提出的方法，能夠量測晶片內時脈儲存元件精準之時間特性、實際功率消耗以及估計電壓源抖動雜訊量值。
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