中大機構典藏-NCU Institutional Repository-提供博碩士論文、考古題、期刊論文、研究計畫等下載:Item 987654321/66860
English  |  正體中文  |  简体中文  |  全文筆數/總筆數 : 78852/78852 (100%)
造訪人次 : 35659628      線上人數 : 613
RC Version 7.0 © Powered By DSPACE, MIT. Enhanced by NTU Library IR team.
搜尋範圍 查詢小技巧:
  • 您可在西文檢索詞彙前後加上"雙引號",以獲取較精準的檢索結果
  • 若欲以作者姓名搜尋,建議至進階搜尋限定作者欄位,可獲得較完整資料
  • 進階搜尋


    請使用永久網址來引用或連結此文件: http://ir.lib.ncu.edu.tw/handle/987654321/66860


    題名: 802.16TPC解碼器之FPGA設計與實現;Design and Implementation of 802.16 TPC Decoder with FPGA
    作者: 蘇文軍;Su,Wen-jun
    貢獻者: 通訊工程學系
    關鍵詞: TPC解碼;Chase Alogrithm;現場可程式化閘陣列;TPC Decoder;Chase Alogrithm;FPGA
    日期: 2015-01-16
    上傳時間: 2015-03-16 15:51:30 (UTC+8)
    出版者: 國立中央大學
    摘要: IEEE 802.16,是由電機電子工程師學會(IEEE)所通過的無線寬頻標準。現行的標準為IEEE 802.16-2009。現行的WiMAX技術即是基於此項標準而實作。IEEE 802.16規格中使用Turbo Product Code (TPC)碼作為其中一種通道編碼,提供了很好的錯誤更正能力。
    TPC(Turbo Product Code)是一種利用兩個短長度區塊碼(Block Codes)以特定串接(concatenated)方式產生一長度較長之區塊碼,其解碼技術主要倚賴一soft-input/soft-output之區塊碼解碼器,典型是使用Chase Algorithm,配合反覆解碼技術,達到低複雜度與高性能之解碼功能。如IEEE 802.16標準中所使用基於Extended Hamming Code或偶位元檢查碼(Even Parity Check)之2-D Block Turbo Code (BTC)。
    本論文研究內容在於以FPGA硬體架構設計與實現IEEE 802.16 TPC規格之解碼器,硬體架構主要包含以下模組:測試樣本產生模組(Test Pattern Generator)、漢明解碼(Hamming Decoder)+最大可能性(Maximum Likelihood Detection)模組、軟式輸入輸出(Soft Input Soft Output) 解碼計算模組及Turbo解碼資訊更新機制模組。
    ;IEEE 802.16 is a wireless broadband standard adopted by the Institute of Electrical and Electronics Engineers (IEEE). The current version is denoted as the IEEE 802.16-2009 standard which is also known by the WiMAX technology. In this standard, a specifications of Turbo Product Code (TPC) code is used as one of the channel coding technology which provides a good error correction capability.
    The TPC specified in 802.16 is a 2-D block turbo code (BTC) generated by a concatenation of a Hamming code with or without additional parity bit. The decoding technology relies mainly on a soft-input/soft-output (SISO) decoder of the block code, which is typically implemented with Chase Algorithm for complexity reduction, and an iterative message passage (turbo-decoding) scheme to achieve high performance in terms of the error correction capability.
    The research topic of this thesis is on the hardware architecture design and realization of the 802.16 TPC decoder with FPGA. The hardware architecture mainly consists of following modules: Test Pattern Generator module, Hamming Decoder + Maximum Likelihood Detection module, SISO Decoder Computer module and the Turbo Message Update module.
    顯示於類別:[通訊工程研究所] 博碩士論文

    文件中的檔案:

    檔案 描述 大小格式瀏覽次數
    index.html0KbHTML598檢視/開啟


    在NCUIR中所有的資料項目都受到原著作權保護.

    社群 sharing

    ::: Copyright National Central University. | 國立中央大學圖書館版權所有 | 收藏本站 | 設為首頁 | 最佳瀏覽畫面: 1024*768 | 建站日期:8-24-2009 :::
    DSpace Software Copyright © 2002-2004  MIT &  Hewlett-Packard  /   Enhanced by   NTU Library IR team Copyright ©   - 隱私權政策聲明